altera

    1热度

    1回答

    设计编译期间未满足时序要求

    我已经创建了一个设计并希望编译设计以便为CPLD创建二进制文件。但是，当我尝试编译设计时，它会输出一条警告，说明未满足时序要求。现在看来似乎抱怨以下VHDL部件，其中所述外部时钟被划分成在该设计中使用由其它VHDL组分的较低的时钟频率： entity clk_divider is generic (COUNTER_MAX : integer := 256000); port(
    fpga clock timing altera quartus 2017-10-15

    0热度

    1回答

    生成bin文件为Altera FPGA

    我需要使用的Quartus 16.1 我可以生成SOF文件，RBF或JIC文件来生成一个Altera FPGA的bin文件，但我不能找到任何地方生成的bin文件。 我需要它，因为我们用来升级FPGA的定制软件使用这种格式，并且没有手册或指导来生成它。 谢谢！
    vhdl fpga altera quartus 2017-05-25

    1热度

    2回答

    VHDL缓冲区变量vs输出变量

    我在VHDL程序中工作，我需要使用ALTERA DE2-115来执行RAM 256。输出将显示在七段显示中。 问题是：我有一个dataout输出变量。然后变量具有temp_ram阵列的以下值： dataout <= temp_ram(conv_integer(dir)); 然后我想分裂的dataout的vaules放于七段 dataout(7 downto 4) dataout(3 down
    vhdl fpga altera 2017-09-03

    5热度

    2回答

    Altera FPGA .jic文件中的校验和

    我正在使用小算法修改固件文件（.jic）JTAG间接配置文件，但更改文件内部的数据使其不可用，因为文件中存在校验和要被更新。 我需要找到.jic文件里面的校验和，并解释使用哪种算法（crc32等）。 每个字节上的位是相反的，我检查了正常位和反转位文件，但没有成功。 有人知道或有没有办法找出.jic文件中的校验和数据在哪里？
    fpga crc altera 2017-07-17

    0热度

    1回答

    如何在VHDL的时钟中做2Hz的暂停？

    我是VHDL中的新手，我需要在VHDL程序中做一个2Hz或0.5Hz的暂停，用于计数器项目。 在另一方面，我有以下代码： architecture behavior of Counter is signal q: std_logic_vector(7 downto 0); begin process(clock, choose) begin if clear = '1
    vhdl clock altera 2017-09-10

    0热度

    1回答

    如何使用c语言解码HPS中的定点（VHDL）数？

    我正在使用Altera de0 nano soc FPGA。我有小数点存储在固定点类型（5 downto -27）（数字总是正数）。我把它放到std逻辑矢量（32位），并通过Avalon接口发送到soc FPGA的HPS。但我不知道如何将接收到的数字解码为（c语言）中的c浮点数。这个怎么做？ 我用fixed_pkg library ieee_proposed; USE ieee.std_logi
    vhdl fpga fixed-point altera soc 2017-07-24

    0热度

    1回答

    如何从HPS向FPGA发送浮点数？

    我正在使用Altera DE0 nano SoC FPGA。我想知道如何从HPS向FPGA发送浮点数。 让一个float ex_hps = 6000.9282;通过Avalon内存映射接口发送。如果Avalon_write_data address有32位数据长度（可以从Qsys中设置），在FPGA端，这个数字存储在一个32位的std_logic_vector右边？ 此std_logic_vect
    floating-point vhdl fixed-point altera soc 2017-07-28

    0热度

    1回答

    LFSR在仿真过程中不会生成随机值

    我是VHDL的新手，但有一些想法。我做了这个LFSR，但不知道为什么它卡在初始种子值和另一个异或值之间。 我正在使用Altera Quartus 16 Lite和ISim。 library ieee; use ieee.std_logic_1164.all; --creating a galois LFSR entity LFSR is port ( clk : in
    vhdl fpga xilinx altera lfsr 2017-08-03

    0热度

    2回答

    VDHL固定解码代码无法正常工作

    我正在使用David bishop的定点库在vhdl中做了一些数学计算。我需要将最终值解码为整数。我遵循的方法如下，我确实得到了小数部分的精确值，但小数值不正确。我还没找到问题。在小数部分前两位数字是错误的。 xx 8374.839923 xx数字总是错的。 当我执行，我得到 74334.738295为 74334.738295 内部架构， 内部过程中，我做的声明这些变量， variable cp
    vhdl fpga fixed-point altera 2017-08-09

    0热度

    1回答

    已启用Cyclone V的SDRAM桥接被阻止

    我有一个DE10-Nano Cyclone V开发板带有Terasic的1 GB外部DDR3 RAM，我想实现一个驱动程序，它可以管理Linux在ARM Cortex-A9处理器和Cyclone V的FPGA架构上。 使用dma_alloc_coherent我分配了一定数量的内存并将硬件地址写入到我编程的FPGA模块中。 然后我开始通过SDRAM AXI接口写入一个任意数字到给定的地址，但显然SD
    arm embedded-linux fpga altera amba 2017-09-30
最新问题