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    使用fsm避免使用frequecny分频器的锁存器 - Verilog

    我是verilog和HDL的新手。 我想实现一个N分频器， 它计数时钟滴答（pos和neg），并从输入clk的第一个上升沿开始计数机制。 另外，clk分频器必须支持同步rst_n。 我采用Altera的Quartus和下面的代码 module clk_divider_fsm ( \t in_clk, \t rst_n, \t out_clk ); input
    verilog system-verilog hdl quartus 2017-06-07

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    在Verilog中导入数据

    我想用我的逻辑分析器使用Verilog导入数据。 我不知道什么是将它导入我的测试平台，我可以测试我准备好的模块的最佳方式是什么？ 另一个问题是，如果我应该从逻辑分析器中输出它的Binary，Csv或Vdc类型？ 谢谢你的帮助！
    verilog fpga system-verilog hdl 2017-04-20

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    DMux.hdl在in = 1时失败，sel = 0

    我正在为基于Nand2Tetris课程的DMux编写hdl代码。 CHIP DMux { IN in, sel; OUT a, b; PARTS: And(a = sel, b = in, out = b); Not(in = sel, out = selNot); And(a = in, b = selNot, out = a); } 由于某种原因，此代码在测试脚本值in =
    debugging hdl hardware-programming nand2tetris 2017-04-24

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    存储M个n位二进制数的总和的最大位宽

    我试图找到公式来计算包含M个n位无符号二进制数的总和所需的最大位宽。谢谢！
    verilog hardware fpga hdl 2017-06-14

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    SystemVerilog中小型（即一个人）设计的测试工作流程

    我开始在SystemVerilog中实现设计，但就测试而言，我有点失落。我试图用简单的SystemVerilog的验证，但它似乎有限： 这些错误是通过日志会发现（甚至$error和assert不停止模拟），使他们能够很容易错过。 我不能（？）运行所有的测试，因为Vivado允许只使用一个作为活动 我可以将所有内容放在单一测试模拟中，但调试波形似乎太长，因为它混合了各种测试。 我可以尝试创建我自己的
    unit-testing fpga system-verilog hdl uvm 2017-06-19

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    什么是LINT /综合安全语句在编译时抛出一个错误？

    我有一个模块，通过parameter然后实例化与定义的参数相对应的另一个模块。 然而，在这种情况下没有为参数的某种组合中定义的事件，我想的误差在编译时被抛出突出问题，像这样： generate if (PARAM1 == 1 && PARAM2 == 2) begin // instantiate module logic_A end else if (PARAM1 == 2 &
    verilog hdl 2017-06-21

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    什么是用AXI4Lite读写的最小时钟周期数

    我想知道在AXI4Lite总线上做一个简单访问的最小时钟周期数是多少。 我认为这是4，但我不确定。
    arm xilinx hdl bus amba 2017-05-03

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    在Mem（凿子）中初始化数据

    我想初始化内存bitmem时，首次初始化时将所有位设置为1。我看过initsused ROM，我不知道是否有类似的方法来初始化Mem的值？ val bitmem = Mem(Bits(width = conf.ways), (conf.cache_lines*conf.words_per_line)
    scala memory fpga hdl chisel 2017-05-08

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    Verilog合成后的奇怪模拟结果

    我正面临一个奇怪的问题。该代码适用于简单的ALU。只有感兴趣的代码粘贴在这里： always @(posedge clk or posedge rst) begin if (rst == 1) begin mul_valid_shr = 3'b000; end else begin if (op_mul_i == 1) begin
    verilog hdl synthesis vivado 2017-06-30

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    加载设计时出错当使用模块内部生成块

    我有以下模块在单独的文件中。当我尝试运行我的RC_ADD_SUB_32模块时，出现'inst'失败的错误Instantiation。地区：/ RC_ADD_SUB_32_TB/obj/rc_gen_loop [0]/FULL_ADDER未找到设计单元。加载设计时出错。 实例化全加器在生成块内不起作用。我在rc_add_sub_32.v文件中实例化完整加法器时遇到了问题。有任何想法吗？ full_a
    verilog hdl modelsim 2017-05-14
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