＃10 verilog测试平台的真正含义是什么？

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我是verilog编程新手。所以我试图探索简单MUX代码的含义。在测试台上，观察到有多个“＃10”。这条线的目的是什么？＃10 verilog测试平台的真正含义是什么？

另外请解释定义输入为“REG”和输出的需要简称为“线”

我已经添加了参考快照。

在此先感谢。

的Vt

2016-07-16 vt673

它只是意味着：经过10个单位的延迟，执行尾随语句。 – sharvil111

请参阅http://go.mentor.com/wire-vs-reg之间的区别电线和reg –

可能重复[什么是＃\'删除在verilog？]（http://stackoverflow.com/questions/19793079 /什么 - 做 - 德尔 - 均在-的Verilog） – Qiu

它执行语句之前增加了10 units of time delay。

@always(clock.posedge) begin 
    #10 
    c = a + b 
end

上述示例将a和b之后，从10 units of delayposedge of clock

2016-07-17 12:50:58 vikram9866

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