如何从测试平台生成Verilog RTL

Question

是否有任何工具会生成通过特定测试平台的verilog RTL代码？即从测试台转到RTL

有什么办法可以做到这一点。

Answer 1

不，我不认为存在的，也不是我的，原因如下意见是一个好主意，仅举几例：

1. 的Verilog可以以多种方式被写入
2. 时序问题不能使用算法
3. 得到妥善解决有时一个测试平台不能，或者是不切实际的是详尽

很可能有更多的。

然而，我认为你正在寻找（在更一般的意义上）是converts truth tables into boolean expressions，并从那里你可以写Verilog的，如果你想。

但请不要编写Verilog这样，这不是测试设计用于

尝试，除非你使用的是像Megafunctions东西不自动生成任何代码。