fsm

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    正则表达式范围和组DFA实现为表

    我目前正忙于从正则表达式（没有捕获组没有回溯）到表驱动DFA转换。我通过从Regex创建NFA然后将NFA转换为DFA来实现此目的。我目前通过用“（a | b | ... | y | z）”代替组来处理诸如“[a-z]”之类的组，并且其工作原理和生成的DFA表仍然合理。除了abc的转义版本之外，“[^ abc]”将被替换为“（\ u0000 | \ u0001 | ...）”，但这会导致巨大的表格
    regex dfa fsm nfa 2015-07-04

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    Verilog：errors.Invalid使用输入信号<ck>作为目标

    我弄不明白，这个errors.Invalid use of input signal <ck> as target错误是从哪里来的？ module register #(parameter Width = 8) (output reg [Width-1:0] out, input [Width-1:0] in, input clear, load,
    verilog hardware system-verilog xilinx fsm 2015-08-25

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    VHDL中FSM的内部计数器

    最近我用有限状态机写了一个小问题，我最近用VHDL编写了 。我试图创建由频率为2Hz的时钟触发的“智能”计数器 。 该计数器是建立在FSM的一种状态下，并通过按DE2板上的 按钮启动。 首先，整个系统处于空闲状态，如果按下此按钮，则状态为 变为COUNTING并且计数器开始递增，并且其当前的 值显示在LED显示屏上。在达到模数值后，状态 COUNTING被留回到IDLE并且计数器被设置为零。 我的
    process synchronization vhdl counter fsm 2015-05-18

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    Verilog和ASM实施

    在下面的问题， 的ASM图表显示的q_next值与0进行到下一个状态，但q_next比较之前，q的值已经与q_next更新，因此如果我们将q的值与0进行比较，那么结果在时序和其他参数方面是否相同？ 另外应该是什么类型的q_next and q？他们应该是reg还是wire？ 我附上了ASM图表和Verilog代码的屏幕截图。我也不明白条件框的时间影响（一般来说，我们不能将条件框的输出置于不依赖于条
    verilog fsm 2015-08-31

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    未来的Akka FSM Goto

    我试图改变FSM的状态，但我没有工作.. 我想我正在寻找pipeTo喜欢的方法。 When(State.Waiting) { case Event(anyMsg, anyData) => asyncCode.map(res => if (res == 1) { goto(State.Working) using Data.MyData }
    scala akka fsm 2015-04-07

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    有限状态机在vhdl

    对于一个项目，我正在做一个PWM多路复用器，但没有与我的FSM成功。当我收到PWM_INT中断时，如果达到最大值，计数器应递增或变为0。计数器取决于FSM的状态。 这是我实现： library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Mux is Port (CLK : in STD_LOGIC; RST : in ST
    vhdl fsm vivado 2015-05-28

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    Akka FSM的输入操作

    合理复杂度的任何状态机都需要在进入状态时执行一些输入操作。例如，UML状态机图对此有特殊的操作。不幸的是，我不明白我可以如何在Akka FSM中建模这样的入口动作（或退出动作）。由于条目操作旨在改变状态数据（例如，准备在新状态下操作所需的数据结构），所以对转换执行操作（使用下划线外出状态）不起作用。有关如何在Akka FSM中对进入/退出行为建模的任何建议？
    akka fsm akka-fsm 2015-09-10

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    多个并发fsm Fysom

    我正在用python编写代码来执行一些操作，这些操作必须是并发的，因此我将我的FSM绘制为两个并发的FSM。在Python中使用Fysom时，我想到了两个FSM的定义。但是在某个时候，我正在考虑过渡如何发生。我在这里有点困惑，这就是为什么我要求你的支持。如果有任何人能请帮助，我将不胜感激。这是我所定义的食品安全管理体系，请告诉我，如果这使得Fysom或无感无 fsm1 = fysom({ 'in
    python linux fsm 2015-06-04

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    Substatemachine

    我有一个FSM有5个州。其中3个是通过sub-FSM（UML Pattern）设计的。 对于VHDL实现有2种方式，恕我直言，这样做： 总结他们到一个，所以我有子FSM的一个文档，并与一个大的FSM产品。 构建一个与所有状态的FSM。对于每个具有sub-FSM的状态，都可以构建一个独立的FSM，并使用来自大FSM的启用信号。 这是毫无疑问的，我认为这两种方式都有其优点和缺点。但是对于VHDL实现哪
    vhdl fsm 2015-09-16

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    为什么我的Akka FSM事件超时？

    作为Akka FSM的学习练习，我模拟了咖啡店的简化订单处理流程。附加的是状态转换图。但是，我写的一个测试用例超时了，我不明白为什么。 FSM（未示出为了简洁case类）： class OrderSystem extends Actor with ActorLogging with LoggingFSM[State, Data] { startWith(OrderPending, Dat
    scala timeout akka finite-state-machine fsm 2015-09-23
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