fsm

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    咖啡自动售货机仿真与试验台问题的Verilog

    我已经写了Verilog代码为简单的咖啡自动贩卖机与输入 为25ps，50ps的，75ps和1 为 “00”， “01”， “10” 和 “11” 分别。咖啡的成本是1瑞士法郎。如果插入超过1秒，余额将被退回。这种平衡将是 01，10，11 作为 25PS，50ps的，1RS 分别。我模拟这个没有试验台。模拟需要双时钟脉冲输出（当我把25 ps 8次或8个时钟脉冲输出时，预期的时钟脉冲是4）。为什
    verilog fsm test-bench 2016-11-10

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    如何每X分钟查询一次数据库

    我想通过akka和scala监控我们的订单流程，并且想要构建一个actor系统。 来自网上商店的消息存储在mongoDB中，并存储在4个不同的集合中。 每个集合都需要一个自己的FSM，因为这个订单在每个集合中都有不同的状态（例如collection1 = payment，collection2 = delivery，...） 我的问题是如何设置这个整个actor系统。 特别是我需要知道我如何处理m
    mongodb scala akka actor fsm 2016-11-15

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    使用LINQ从SCXML文件读取

    我目前正在研究一个项目，我需要从XML文件中提取状态和相关转换。目前，我可以成功提取所有正确的信息，但嵌套的转换不会链接到它们的状态。奇怪的XML文件的道歉，它作为一个例子很快作出。 这是我有一个用来提取从XML文件中的信息的代码 using System; using System.Linq; using System.Xml.Linq; namespace LINQTesting {
    c# xml linq fsm 2016-11-15

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    Yosys FSM检测状态分配？

    我正在尝试将Yosys用于我的项目，但我对FSM检测感到困惑。 我看到这篇文章：FSM export using Yosys 我的问题是关于从Yosys Verilog的文件中检测的状态转换。在上面的链接指向的帖子上，我没有看到从状态1转换到状态3的任何方式;然而，在生成的图中有。这怎么样？提前致谢。
    verilog fsm yosys 2016-09-26

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    FT600与FPGA连接

    我与FT600 16位芯片的USB3.0通信接口。计算机将通过FT600与FPGA进行通信，反之亦然。我创建了一个FSM来声明适当的信号并将数据写入内存。 问题：我认为问题出在FPGA代码而不是硬件上，但看起来只有其他每个字节都能正确记录到内存中。 我指的时序图在第16页：http://www.ftdichip.com/Support/Documents/DataSheets/ICs/DS_FT6
    usb verilog fpga fsm microblaze 2016-06-29

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    已达到迭代限制 - VHDL FSM中的简单计数器

    我在简单的FSM中遇到“迭代限制达到”错误。 这是一个更大的FSM的一部分，我必须为班级作业做一些工作，并且将问题追踪到这个特定的部分。 FSM将控制计数器，状态IDLE等待输入，ZERO将计数器设置为零，并且INCREMENT状态将计数器加1。 模拟时，错误发生在第一次输入“inc”高并且时钟上升。 如果我更改语句“temp：= temp + 1;”对于“temp：= anything”，错误停
    iteration vhdl limit counter fsm 2016-07-02

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    FSM在C/Arduino房间柜台的人和图

    首先，请原谅，如果这不是正确的网站发布这个问题，但我不知道在哪里问这个问题。 我需要实现一个FSM来代表一个房间里的人的柜台，有两种可能性，人们可以进入房间或​​离开房间。一开始就保证空房间，一次只能有一个人通过门。 要知道一个人是否进入或离开，有两个传感器A和B，这取决于激活的顺序，表示一个人是否正在进入或离开。 A表示一个人进入房间，B表示一个人退出房间。现在 ，我要实现这个上的Arduino
    c arduino finite-state-machine fsm 2016-10-10

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    摩尔机，Verilog的

    我想实现一个冕FSM，通过使用2总是块，两者使用相同的状态，但是，从阵列的不同半部发现10个元件的阵列的最小和最大。如果我在两个块中都使用相同的状态名，但具有不同的实现方式（它们中的每一个影响不同的寄存器），它是否工作？
    verilog fsm 2016-12-02

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    FSM实现去除抖动电路的Verilog（误差在时间刻度）

    ，我需要解决的FPGA原型验证通过Verilog实例的问题Pong 如果它的作者日期错误或我做某事错 当我在模拟vivado我没有发现任何变化 q_reg <= q_next; // ? q_next never initialised ??? // next-state logic // How he wants to set time tick ? assign q_nex
    verilog fpga fsm 2016-07-10

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    是否在'before'回调过程中引发异常安全？机器模型？

    我正在使用transitions FSM库。想象一下，用下面的代码具有应用FSM： from transitions import Machine import os class Application(object): states = ["idle", "data_loaded"] def __init__(self): self.data = Non
    python transitions fsm 2016-09-06
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